TA的每日心情 | 衰
2019-4-24 18:23 |
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签到天数: 110 天 [LV.6]出窍
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怎么讲呢，要做科普，一些概念还是不要自己发明。首先基本概念得对。比如193nm光刻机这个，没必要发明一个新的名词出来。既混淆了概念，又降低了国产光刻机的实际意义，使人觉得好象只能用在28纳米技术上一样。而实际是可以跨越多代，应用到7纳米技术的研发上，所以意义是相当重大的。
至于宏观和微观，半导体技术没隔离的那么厉害。你如果对具体的技术没有一个很好的了解，所谓的“宏观”也是判断不准的，空中楼阁。比如这个二氧化硅层厚度。以前老的节点确实是用了二氧化硅。但是和 “1nm左右的量子效应是可以控制的” 是完全没有因果关系的。你在把二氧化硅的1纳米厚度和沟道的1纳米结构混为一谈，完全不是一个概念。所以你自然得出“乐观认为现有工艺应该可以支撑到1nm尺度而不需要大规模使用量子器件” 这种结论。这就瞎搞了。
6 S/ g' D0 U, e. b: x1 _1 Z抗辐射这上面也是这样。你举了 28nm SOI 工艺，而对28nm之前的工艺就语焉不详。SOI 并不是一个主流工艺。业界主流是 bulk 工艺。而 SOI 是一个 Inherently radiation hardened 的工艺。所以广泛应用于需要抗辐射的器件设计中，不仅仅是28nm。你要比也得比28nm SOI vs. 28nm Bulk，然后再比 28nm bulk vs. 32nm bulk, 45 nm bulk, 65nm bulk, 90nm bulk, etc. 这样才能有一个比较清晰准确的认识。要做比较，必须 apple to apple，才能得到有意义的结论。
3 w6 D q- t# l0 n1 p% y"历史数据表明，“某些地方”的周期大致上是一个尺度数量级，这应该是一个非常强的“人择”因素导致的"。这种判断也是不对的。比如你列出的intel 90纳米节点。这是第一个进入亚微米的节点。为了应对90nm的设计，193nm光刻技术是在这个节点引入的。原来的光刻技术不够了。同时300mm晶圆也引入了，生产线进行了升级换代。所以intel花费的时间长了点。而14nm，这是第一个3D结构的节点，intel 的良率被困扰很久，工艺多次被大幅度修改。所以研发时间也相应的延长。这些和人的“主观感受”没什么关系。
2 Z- T$ F% `7 c6 H. C0 @% j' A/ u另外，从800-600-...-130，为什么偏偏在130-90的环节需要换193nm/300晶元，而不是350/250/130这些节点之间？/ _1 m4 {) g3 E4 S$ Z0 {
同样地，90-...-20，为什么偏偏20-14需要换3D结构，而不在更前面的节点，也不在更后面的节点？
3 c# T/ }6 n+ t) H m5 q* p逻辑器件的半导体工艺发展到今天，光靠收缩 MOSFET 尺寸也已经无法维持摩尔定律了。随着逼近工艺极限，产品良率也下降得很厉害。为了得到好的良率，一些晶体管设计尺寸参数的限制必然得放宽，不会同比缩小，从而使得晶体管的密度不会同比增加，吃掉部分因为沟道尺寸缩小带来的好处。所以不要被现在的什么10纳米，7纳米忽悠了。拿 pitch 来表示摩尔定律对于现在的先进节点来说已经是错误的了。一般看摩尔定律，使用单位面积集成电路芯片上所集成的晶体管的数目这种概念比较常见。目前两年翻一倍的趋势已经减缓到差不多3年翻一倍。当你对技术有一定了解后，就知道这是必然趋势。所谓的“宏观”和“微观”毫无对立之处，联系是相当紧密的。业界目前维持摩尔定律的应对策略主要是玩立体化。用3D晶体管技术来继续收缩晶体管尺寸，搞3D封装等来增加集成密度。再有就是优化电路，从电路里要性能。
最后说一点，中国目前对逻辑器件技术的策略是28后，直接上14nm，22/20纳米是跳过的。中芯国际号称2019年要量产14nm FINFET。不过看28nm搞的那个艰难样子，我估计很难。说不定也许要到2021年才能真正量产，当然策略上也许2019/2020年就可以宣布点什么。国内搞出来28纳米，14纳米一样是被台积电完全压制的。不会象其它行业一样被中国弄得很惨。台积电的南京厂对中芯国际是个严重打击。国内目前重点投资的技术主要在存储方面。上了好几个fab。这个方面是有可能搞成白菜价和韩国人拼一拼的。
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雷达卡
发表于 2017-8-27 19:28:39
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