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楼主: 大黑蚊子
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[信息技术] 华为"韬（τ）定律"——先进半导体设计的系统方法论

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晨枫

该用户从未签到
21#
发表于 2026-5-30 09:28:20 | 只看该作者
WiFi 发表于 2026-5-29 19:062 m0 i# W8 Y7 o9 v$ X
“大概还有政治博弈的因素”% N+ b$ J' u( u( L

* `! u2 f# g. w! h我认为没有政治。海思为发表这个论文准备多半年了，因为麒麟2026芯片马上要 ...
0 G3 s# ?# I8 ^2 g
同意。华为一直是行多于言的，没有一点对麒麟2026的信心的话，没有必要在这个节点出这个丑。
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方恨少
  • TA的每日心情
    奋斗
    20 小时前

    • 签到天数: 3006 天

    [LV.Master]无

    22#
    发表于 2026-5-30 18:22:29 | 只看该作者
    晨枫 发表于 2026-5-30 04:53
    ' J3 F% s, m; r有没有可能是将晶圆布设铜柱后对接，然后上下层同时刻电路？感觉这样才能保证对接精度？ ...
    8 _$ ~( L$ h) _  ?# J
    这样的话虽然可以保证对接精度，但键合之后再在晶圆上布设电路的话，电路就布设在上下晶圆的外侧正反两面了，个人认为不可能。+ v6 l) b2 V% ?3 J* m2 j! l
    # s" f9 V, R2 s. N3 r( f
    对于上下两层waffle分别铺设电路，再布设铜柱对接，将上层wafer倒扣在下层wafer上的方法，还有一个问题是工艺流程，是先进行wafer键合再进行切割，测试，还是先分别进行切割测试，再对接键合。如果先对上下两层wafer进行整体键合，再切割测试，良率可能会非常低。如果上下两层wafer先分别切割测试，再进行键合，可以保证良率，但工艺可能更复杂，流程更多，时间肯定也更长，也许成本反而会上升。. h/ F* N5 ~/ v/ F

    # K8 Z" e, m/ m. \3 a1 r做最粗陋的的数学计算，假设上下两层wafer的良率都是50%，如果整体对接，最佳效果是50%好的部分对接到50%好的部分，当然这是不可能的。如果能保证如此精确，良率就不是50%，而是百分之百。最差的情况，50%好的部分对接到50%坏的部分，那良率就变成0了。个人认为最优解应该是折衷，比方如果下层wafer的良率高，是75%，而上层wafer的良率低，是25%，应该先将上层的wafer切割测试，选出好的部分，键合到下层wafer后再进行切割。当然，这只是最简单的数学计算，实际情况中良率非常复杂。
    4 A6 [& }3 H: c* ^# Q: ^3 p1 B1 h) e. P" x) ^
    不知道这种方法是不是就是上面moletronic提到的D2W (Die to Wafer) bonding。
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    晨枫

    该用户从未签到
    23#
    发表于 2026-5-30 21:37:00 | 只看该作者
    方恨少 发表于 2026-5-30 04:22) x4 x- O+ O* k- A3 }# A6 l5 E
    这样的话虽然可以保证对接精度，但键合之后再在晶圆上布设电路的话，电路就布设在上下晶圆的外侧正反两面 ...

    ) o& L5 w. g. Z1 K' a. ]有道理。要不华为怎么郑重其事呢。
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    可梦之
  • TA的每日心情
    奋斗
    2021-4-20 05:43

    • 签到天数: 300 天

    [LV.8]合体
    24#
    发表于 2026-5-31 09:52:26 | 只看该作者
    方恨少 发表于 2026-5-28 23:302 \  l- z0 j/ _* _, M; N# a) y8 w
    提问，请教蚊行，或者蚊行的牛马：
    + W  T! Y& K6 y" x; _
    第一种方案。先单独生产两个die，做好铜柱，然后打磨平整，face2face的键合。需要低温键合，不能超过300度，否则容易损坏芯片。同时在背面做TSV把管脚等引出来。1 r6 H2 P. r8 P4 i9 ~

    . m7 P# I7 B5 H' B# Zhw厉害的地方在于把HB/TSV的密度都大大提高了。HB最小间距降低到了1.5um，TSV是6um。这样，两个die之间可以做到5000万级别的互联线。这使得更低层次的逻辑互联成为可能。否则HB互联只有几万几十万的情况下，只能做到logic到sram这种block级别的划分和互联。
    ; u8 c! @; M' P. Y4 w) ]5 ?5 [0 `1 d% o! ]
    当然这是有代价的，一个就是5000M互联线的良率问题，hw给的答案是冗余。但是clock/power这种可以做mesh的网络好做，signal连线怎么做冗余，总不能每个都占用两个hb做冗余吧。/ p- s6 m2 [& b' V3 m2 ]2 O: H

    3 }7 }1 K5 n2 Y( b, u还有一个问题是散热。hw给的答案是做逻辑拆分和PR的时候就要考虑热，不要把两个发热高的放在一起。但是这又与逻辑折叠相悖，本就是要把相关的逻辑放在一起，这些大概率会同时发热。我看图片可能大部分还是logic和sram堆叠，控制发热。另外一个是提高封装散热。没有说细节，我怀疑做那么多TSV可能主要是为了散热，利用TSV的铜柱把热量从背面散出去。因为管脚不需要这么多TSV。
    % _# u7 l7 _8 Z3 f% }( s" \/ n2 R* Z, R: O+ Z1 H: q

    点评

    给力: 5.0 涨姿势: 5.0
    方恨少
    给力: 5 涨姿势: 5
      发表于 2026-5-31 16:27

    评分

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    云淡风轻 + 8
    testjhy + 10
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    可梦之
  • TA的每日心情
    奋斗
    2021-4-20 05:43

    • 签到天数: 300 天

    [LV.8]合体
    25#
    发表于 2026-5-31 10:29:02 | 只看该作者
    方恨少 发表于 2026-5-30 18:22
    , m: D' Q( Q- [: y% n& e( C这样的话虽然可以保证对接精度，但键合之后再在晶圆上布设电路的话，电路就布设在上下晶圆的外侧正反两面 ...

    ( H+ Z/ v; D) y( b( F7 Q+ i1 m+ q9 I4 K+ G* q- x2 S
    HW提到hybrid bonding的良率可以做到100%。用的是冗余的方法， 但是具体细节不清楚。
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    隧道
  • TA的每日心情
    开心
    2016-2-18 04:19

    • 签到天数: 1 天

    [LV.1]炼气
    26#
    发表于 2026-6-1 00:11:17 | 只看该作者
    可梦之 发表于 2026-5-31 09:52" T' x* P( v* w( m& `8 Y& N- W; n
    第一种方案。先单独生产两个die，做好铜柱，然后打磨平整，face2face的键合。需要低温键合，不能超过300 ...
    8 v* q3 C4 t' \. E
    这个冗余应该不是做两个靶子，而应该是把一个靶子做大。
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    可梦之
  • TA的每日心情
    奋斗
    2021-4-20 05:43

    • 签到天数: 300 天

    [LV.8]合体
    27#
    发表于 2026-6-1 00:13:40 | 只看该作者
    隧道 发表于 2026-6-1 00:112 B: O; q- ]+ o
    这个冗余应该不是做两个靶子，而应该是把一个靶子做大。

    : G' Z* ]" U: e, Rpitch只有1.5um，铜线最大也就做到1um，偏差还有0.5um. 做大了密度就不够了。而且如果wafer平整度不够，上下没有连接起来，做大了也没用。
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    隧道
  • TA的每日心情
    开心
    2016-2-18 04:19

    • 签到天数: 1 天

    [LV.1]炼气
    28#
    发表于 2026-6-1 00:26:59 | 只看该作者
    可梦之 发表于 2026-6-1 00:130 C( \: d, f. x( J! H$ E
    pitch只有1.5um，铜线最大也就做到1um，偏差还有0.5um. 做大了密度就不够了。而且如果wafer平整度不够， ...
    ! T0 m: u% ^5 ~5 D9 F4 F& S4 F
    看产品上市的性能吧。估计hw不会说细节，最终还是看产品。
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    可梦之
  • TA的每日心情
    奋斗
    2021-4-20 05:43

    • 签到天数: 300 天

    [LV.8]合体
    29#
    发表于 2026-6-1 00:35:06 | 只看该作者
    隧道 发表于 2026-6-1 00:26
    , L; ?. @5 k, z; `( r. r9 _看产品上市的性能吧。估计hw不会说细节，最终还是看产品。

    ( D: A, I3 O: c良率不太能看出来，可能从产量上可以看出一些端倪。
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    大黑蚊子
  • TA的每日心情
    擦汗
    2026-3-17 22:01

    • 签到天数: 1133 天

    [LV.10]大乘
    30#
     楼主| 发表于 2026-6-2 22:51:01 | 只看该作者
    隧道 发表于 2026-6-1 00:26- V9 d8 }* w# P, J5 T/ Z/ b
    看产品上市的性能吧。估计hw不会说细节，最终还是看产品。
    & D, m* k# V9 R
    目前看来9050 pro的性能演化中规中矩，放卫星的概率不大
    , T) q, m+ ]( I0 r$ H: H6 h但是9060 pro应该是个能扛事儿的
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