TA的每日心情 | 奋斗
2021-4-20 05:43 |
|---|
签到天数: 300 天 [LV.8]合体
|
本帖最后由 可梦之 于 2026-9-11 07:35 编辑
A; H& @* a% B' v* f' M
) a( h: u* f; G+ v" R( `% f! K华为推出韬定律后，大家（包括我）最关心的一个疑问是：把两个芯片面对面放在一起，功耗和散热怎么办？ $ r+ e* W2 B* p( ?5 F/ D5 A% e
- Z' V: O3 a* d# Z
最近，何庭波发表了第二版韬定律的论文回应了这个问题。经过麒麟2026（内部名称，对外是麒麟9050 Pro）芯片验证，韬定律芯片不仅仅没变热，还变冷了。
* O- Q9 x- p5 W2 r# @) f% B/ b4 v7 W3 ?" W/ M- U
这个结论得到了广泛的媒体报道，但还是有点反直觉的。华为到底是怎么做到芯片功耗的1+1<1，抱着这样的疑问，我把论文原文拜读了一下（https://chinaxiv.org/abs/202609.00031）。
7 z& M7 }% ?, J+ c3 Z/ M: |* a) s1 s
# x% j$ f1 {. M论文报告芯片密度提升了55%，与此同时功耗降低了66%。非常亮眼的数据。4 Y2 ~7 y1 T/ v" o# t% ]
" ~7 E; m- ]5 C) X: Q- d8 g8 y主要的阐述逻辑是：功耗的大头不是计算，而是数据传输。韬定律，或者具体来说，逻辑折叠缩短了芯片连线，从而降低了功耗。
$ |# K; W0 G: L- j( [! E4 P; d7 T: C6 c n$ z8 W) |- J# [, `
这是讲得通的，但我还是有疑问，逻辑折叠能把连线缩短多少，单靠这个能降低66%的功耗？细看之下，逻辑折叠平均降低了20%的金属走线长度，关键路径下能降低70%，在时钟网络上效果更好，平均降低28%，而且将clock buffer降低了一多半。数据非常炸裂，但是貌似不足以降低这么多功耗吧。; Q1 g/ a C6 U, @1 [5 T* s( _6 L
/ p3 z) q6 P! J1 L7 Q r. s6 E9 R* ~6 q& v解开我困惑的是第四章，这里提出两个测试方法：等效性能模式(iso-performance)和满血模式（full throttle)。前者降低芯片电压，算力和前代的麒麟9030 Pro保持持平。而前文公式1可见功耗和电压的平方成正比。将电压降低一半，性能就能降低到四分之一。这个才应该是功耗降低的首席功臣。( Y" P0 E( z$ M1 u2 h( S
+ L& k# E! K4 g v3 D: d$ @3 R/ j! n' A0 I
文中图1信息量相当密集，让我们来仔细看一下。
2 L9 r' t6 j6 h( R4 O3 q9 u: A0 p4 m* d& K' ~" \0 \: o
![]()
H5 ]" t5 e3 L
, \# S( ]7 D: x0 {9 c6 P6 S) o: V首先，66%的数据是NPU在等效模式下的数据，其它部分数据为：GPU 58%，CPU：41%和23%（不同测试集），DSP：25%（2026）。满血版数据则为：NPU：+37%，GPU：+20%，CPU：+11%/+14%。选择最好的数据放是写论文的基操。! Y% Q% K# z/ {* L3 a
1 _; c1 R/ ^1 c7 p其次，看NPU是如何节省66%的。相比9030，芯片最高频率从1.2G降低到1.1G，满血电压从0.85降低到0.70，根据公式1，大致估算同样设计功耗降低到（0.7/0.85)^2*(1.1/1.2)=62%。等效模式下频率从1.2G降低到0.442G，电压从0.85降低到了0.55V，根据公式1估算功耗降低到（0.55/0.85)^2*(0.442/1.2)=15%。当然，公式1只是数据传输的功耗而非整体的功耗。但也可以看出电压对功耗的影响甚大。 . X) G; m. ?/ F) x0 V9 K# h
7 P7 [5 G- }5 U& s; J, P4 C& b
为什么等效模式下电压/频率能降低这么多？关键在于性能从29TOPS增加到70TOPS。在频率降低的情况下，这一性能提升基本是更多计算单元造成的。简单估算计算单元增加了70/29*1.2/1.1=2.63倍。如果工艺和晶体管密度类似，那么芯片面积也增加到2.63倍。逻辑折叠理想情况下能让面积减半（NPU中大量重复计算单元，还是比较容易均分到上下两个die的），这样面积增加到1.31倍。我们看图中数据，NPU的投影面积增加为1.27倍，这里应该是逻辑折叠起了作用，走线变短可以进一步提升密度，当然不排除工艺进步因素。
+ c4 X. u- ^7 F* k1 N
8 p( j9 M( Q5 Z; O在满血模式下，估算功耗是0.62*2.63=1.63，但实测数据是1.37，这个差距剔除模型误差因素，主要或部分应该是逻辑折叠带来的。在等效模型下，估算功耗是0.15*2.63=0.39，和文中0.34更接近些。
( A6 k6 O2 A$ r: C: x" T3 m( v" ^, T. O7 v% c0 H2 F$ y8 J2 G7 r# h) @
因为干活的多了，所以每个NPU计算单元可以算慢点。等效模式下可以慢1.2/0.442=2.71倍，和上面数据是吻合的。我猜另外一个降低频率的因素是时延，一般来说电压降低，时延会增加。时钟周期必须拉长，否则setup违例芯片就乱套了。但不好简单估算这个关系。
* R7 D* ^0 p- o9 P
2 n3 q& O2 ?# V散热更多考虑功耗密度，因为NPU投影面积增大为1.27倍，功耗密度相比更好更漂亮。等效模式下降低到27%，满血模式只增加7%。
5 ^- g! u' L4 n( k
' m' E; ^. _# k$ V9 C% o V其它模块例如GPU、CPU可以类似分析。GPU性能从61提升到86.9，芯片面积降低到96%；CPU性能从1700/1854到2005/2084，面积降低到78%。CPU不好折叠，最差情况下功耗密度增加46%。DSP面积降低到60%，功耗密度增加24%，但麒麟2027会降低到97%。
0 o$ |9 m) P. B) t9 D! f! H& T! w; i+ L! f j7 o
芯片散热要考虑最差的满血模式。论文指出，这里功耗密度是上下两层die的数据，每一层的功耗密度会更低。而让芯片不工作的是晶体管的温度，所以问题不大。另外他们设计的时候特意将发热单元放在更容易散热的地方。另外逻辑折叠让走线变短，芯片面积减小，也腾出更多空间用于散热。下层的die可能会比上层的高个几度，但下面也更容易散热还好。2 b; h. [2 B' h- L5 m+ U
4 O% ]& r/ s+ z: g9 h+ K0 b ]至此，我的问题得到了答案：逻辑折叠使得可以制造更多的计算单元，在等性能模式下，降低计算单元的电压可以大幅度降低功耗，逻辑折叠缩短了走线进一步降低功耗。综合因素使得麒麟2026变得更凉了。这一策略在NPU/GPU等并发好的模块效果非常明显，在GPU/DSP等上面则稍微逊色一些。
/ v f& I+ Y& j! I' X. ]2 r. H* U6 _$ ^# v0 S
通过降低电压降低功耗不是逻辑折叠的专属，过去几十年我们把电压从几伏降低到现在零点几伏，否则芯片早把自己烧坏了。但阈值电压是有极限的，不确定还能挖出多少潜力。但是逻辑折叠，使得工艺密度不增加的情况下能够制造更多的计算单元，殊途同归，也是非常惊艳的。
q' k8 r# |2 ]. h5 O0 A% g1 L1 I& I7 R7 n, a+ Z8 ^
; z. d& B7 C: }- t+ d8 ~最后说一下，逻辑折叠的潜能还远远没有挖掘出来。华为把Hybrid Bonding数量提升到五千万，并计划进一步提升到两个亿。但是只用到了10-15%传输信号（其它用于冗余还是power之类的？）。文中也提到了现在设计还是很依赖工程师手动做优化。后续要挖掘更多潜能，对EDA的需求会更加急迫。有了得力的工具，逻辑折叠的潜能才能完全释放出来，让华为下一代芯片变得更凉，更酷。9 R; N. Q3 L. |3 ?0 `0 }+ {
8 q5 |3 `7 @; L+ M+ H" k5 P: `7 ~
我辈当自强！0 h" u, ^- L' K' I9 Y% }6 k) F
1 d' K: d: c+ i6 E1 _
" Y- W% I0 P8 H2 T+ w8 X# }& K. ~0 G. f- s
) S+ _( c0 y G* y# N% p x
0 i1 G$ l& D" `# z4 o
/ {/ J. }1 M4 z
|
评分
-
查看全部评分
|
雷达卡
楼主
收藏
分享
淘帖
支持
反对
提升卡
置顶卡
沉默卡
喧嚣卡
变色卡
抢沙发
千斤顶
显身卡
发表于 
发表于