TA的每日心情 | 擦汗 2026-3-17 22:01 |
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- K4 }# q+ F3 ]" J8 K0 _我看那个路线图做不到三层吧,应该要到28年以后
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) a% X* ^7 r% C( H7 H关于夏晶的发言,还有这么一段,我当初看到的时候给记下来了,后来再找发现这哥们应该是给删了,我贴在这里,反正爱坛小众,不太应该会有人追杀到这里
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; j6 v. v. T2 Z6 E6 q* h) o( L) I作者:Dio-晶( G/ g: P/ Q7 S) X7 N
给韬一点自信
+ ^) b4 t, H8 i' o' J1 E, J黑子蛮多,评价所谓韬不就是堆叠、3D集成、先进封装什么的,并引用台积电、AMD的材料为参照,是业界通用能力,叠加EUV还能更强 :)
# o6 r p( n! O; E' u5 n/ B1 L那为啥不做呢? 你想过没有? 9 {6 v1 L, G% _' U( L9 Z
为何世人知其路,而罕至其深处?
; G2 v. C/ I7 r5 r7 B4 F, {" w诚然AMD也有MIXXX系列的3D结构,BroadCom也有相应3.5D什么的路标。0 D' v! T1 |% b, ~" H7 V+ W
学术界论文更是汗牛充栋,工业届为啥没有再进几步,更深入折叠一下?
3 A3 o& o- o3 F- R* ]) L* F* F其实这真的是一个岔路口!!!!!) N; k" M. i& {1 D$ S
讲几个简单的逻辑,原本我是准备在会上回答的,奈何没人问,sign。
; }/ ~1 l t% d: p# L* x1、TSV,也就是所谓打孔(其实还包括一些其他3D特征的对象和rule),它们其实是一种Device,在加工上和一个FET管子是同等级别的特征的。但是,功能上的管子,例如NAND2,是工艺原生之子,而TSV是工艺后生之客。
4 a/ \* a, n9 c. i5 L: e1 t1 J \啥意思呢? 就是你定义一个2nm的工艺的时候,在第一天是不会考虑TSV这种器件的,因为它只会让你的刀变慢 :)
3 x, I% h& W0 N) p: p' T几乎所有的TSV设计,都是在工艺成熟之后再叠加的。也就是工艺研发需要二次入场,这种研发的复杂度比原生第一次的研发要麻烦很多很多。
5 \) p. t. f8 ~. O& A既熟则安,既利则惰,Fab能在先进工艺赚钱,就没人愿意二次开发新器件。7 L I* r, d* r, L0 w
而且越先进的工艺,原生Cell,就是NAND2越脆弱,越经历不起万针扎身的淬炼。你看AMD的Bottom就还只到6nm,很难前进的。
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5 y) A2 Z; ]. n( Z" T) s2、其实折叠互联这事,天生与工艺精度是反方向的。你再想想那个Gear Ratio,也就是何总那张图,要令上下 Die 之中,标准单元直连相通,便需要Bonding Pitch 逼近 Cell 尺寸,而Cell 愈小、工艺愈进,Pitch 便要愈小。
; W; r% y8 E- B: s# G你且算算,2nm的工艺如果要上下NAND2直接连上(也就是细粒度的逻辑折叠),需要Bonding Pitch压缩到多少nm? 能做得到吗? 细折易言,直通难行
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2 B% c. E! X! Q. w9 e$ ~0 A3、工艺微缩之后,需要的金属层数也越来越多,例如Nvidia BlackWell,他的金属层数到22层了(手机多少我不知道),因为晶体管足够密,你必须要足够的金属层才能把它们互联起来。但是,这事又背道而驰了。金属层愈多,堆叠之后垂直路径愈长、愈复杂。还有一个一般人忽视的事情,金属层多了,再磨薄,这个wafer的bow值就会很大(懂得自然懂),对Bonding的精度、难度要求都变高无数。先写这几点吧 :) 需要再补充
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( G |, {$ F! F$ }8 v2 }5 z所以,有些事,做一做,感受不一样。
. U p1 u" {2 q* S; l事非经过不知难,成如容易却艰辛。+ z, _6 @0 {9 x p; Y0 j
事在人为,道在躬行。
7 J1 R4 P& s. D( `4 S0 j8 @ t% t% ^不妨自信一点 :), D8 B6 N% a& `0 x1 A
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